时序约束——1 什么是约束
约束或者说时序约束就是让EDA工具按照你的要求进行综合，布局布线举个栗子：1、FPGA的引脚约束set_property IOSTANDARD LVCMOS33 [get_ports {P0[0]}]set_property PACKAGE_PIN J15 [get_ports {P0[0]}]将FPGA设计 P0[0] pin，绑定到开发板的J15（假设J15是一个GPIO）。什么意思呢？我想让芯片p0[0] pin绑定到开发板的J15管脚，你给我产生这样的布局布线。布局布线的时
