时序约束——1 什么是约束

约束或者说时序约束就是让EDA工具按照你的要求进行综合，布局布线

举个栗子：

1、FPGA的引脚约束

set_property IOSTANDARD LVCMOS33 [get_ports {P0[0]}]
set_property PACKAGE_PIN J15 [get_ports {P0[0]}]

将FPGA设计 P0[0] pin，绑定到开发板的J15（假设J15是一个GPIO）。什么意思呢？我想让芯片p0[0] pin绑定到开发板的J15管脚，你给我产生这样的布局布线。

布局布线的时候，如果成功，说明能够产生满足你这个管脚约束的走线；如果失败，说明不能满足你这个管脚约束的要求

（这里只是举个栗子，如果你的FPGA的管脚J15没有同时绑定到多个pin的话，应该是不会出错的~~）

2、FPGA的时钟约束

set_property IOSTANDARD LVCMOS33 [get_ports XTAL1]

set_property PACKAGE_PIN E3 [get_ports XTAL1]

create_clock -name sysclk -period 10 [get_ports clk]

将FPGA设计 XTAL1时钟pin，绑定到开发板的E3（假设E3是一个100MHz的时钟晶振），频率约束到100MHz。什么意思呢？我想让芯片XTAL1 pin绑定到开发板的E3管脚，并跑到100MHz，你给我产生这样的布局布线。

你想要让设计跑到100MHz，肯定先要输入100MHz的时钟信号，对吧~。然后按照100MHz的时钟约束布局布线

布局布线的时候，如果成功，说明能够产生满足你这个时钟约束的走线；如果失败，说明不能产生满足你这个时钟约束的要求，也就是说明你的设计跑不到100MHz。

小结：

约束就是让EDA产生能够符合你约束要求的设计。

最后

以上就是仁爱大碗为你收集整理的时序约束——1 什么是约束的全部内容，希望文章能够帮你解决时序约束——1 什么是约束所遇到的程序开发问题。

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