sysgen学习之hdl coder使用
在学习sysgen的时候发现还有一个好用的工具就是hdl coder。他能够将matlab或是sumulink或是state flow'转换成verilog代码或是vhdl；下面是是使用步骤，做个总结。首先建立好模型，我用的是filter一个滤波器，选择用器件实现，应为这样好实现优化。之后领用fixed point tool 来实现浮点到顶点的转换。如下图完成后为了保存数据
