verilog 大小端转换 38译码器 边沿检测 ROM 格雷码计数器大小端转换：38译码器边沿检测：ROM：格雷码计数器
项目场景：`timescale 1ns/1nsmodule function_mod( input clk, input rst_n, input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d); function [3:0] data_rev; // 函数名和返回变量名相同 data_rev input [3:0] din; // 声明输入端口 begin
