DC 视频教程 第四课
第四课Timing constraints最后需要完成DC能够读入的tcl脚本setup_timing目标：定义时序电路中所有路径的时序约束，约束分为三个部分：1.input logic paths2.internal paths3.output paths约束具体取决于芯片的spec，工艺等。DC默认的外部环境是由__同步时钟__驱动的：1.输入信号由posedge驱动的器件产...
