Verilog自动例化模块端口的C++程序
因为要频繁例化模块，而手写很麻烦，所以用C++写了个简单的程序，自动生成例化模块端口。2019.7.23版本1.02019.8.27版本2.0 升级内容：重构程序算法，对输入格式更宽容1.加入带有parameter的，输出忽略parameter2.任意一行允许有空格，包括位宽与端口名、端口名之后及逗号之后有无空格都可以3.加入自动定义输相同的出端口名，并填充输出端口的括号4.允许有re...
