数字逻辑与设计实验三 可综合时序逻辑电路实验
一、实验目的1． 学习掌握可综合 Verilog 语言进行 时序逻辑设计 的使用；2． 学习测试模块的编写、综合和不同层次的仿真。二、实验过程一）时钟上升沿触发的D寄存器1) 源码 1. Dflipflop正在上传…重新上传取消正在上传…重新上传取消正在上传…重新上传取消D触发器是一种最简单的触发器，在触发边沿到来时，将输入端的值存入其中，并且这个值与当前存储的值无关。在两个有效的脉冲边沿之间，D的跳转不会影响触发器存储的值，但是在脉冲边沿到来之前，输入端D必须有足够的建立时间，保证信号稳定。
