【前端设计】SDC中生成时钟create_generated_clock语法解析前言 生成时钟
好久没有写前端设计系列的博客了，这次因为要在系统里加入时钟分频器因此复习一下sdc中关于生成时钟的约束语法，以下内容来自《综合与时序分析的设计约束》和一些自己的理解。在sdc约束中，由端口输入的时钟使用create_clock进行约束，其语法为：而在内部生成的时钟，则通过create_generated_clock进行约束，其语法为：约束项比较多，我们跟着书画个图写一写，如下图中是两个时钟分频器，实现的功能是将输入时钟半分频：假设输入的时钟为500MHz，则对应的波形为： 上图中实现的分频，而根
