【VHDL语言学习笔记(六)】 计数器
目的:设计一个带使能输入的同步清0的增1/减1的通用(带类属说明)的计数器(8位)。本程序使用了类属说明语句,可以通过改变类属说明语句中变量的大小进而改变内部电路结构和规模。程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter is generic(n : integer := 8); --generic类属说明,确定计数器的位数 port( --.