实现异步复位同步释放（Verilog）
1. 异步复位一般让复位信号低电平有效，复位信号不受时钟的控制，只要复位信号有效，那么电路就会复位。对应的写法为：always @ （posedge clk or negedge rst_n） begin if (!rst_n) xxxx; else xxxx;endalways块中，敏感量为两个，一个是时钟信号的上升沿，一个是复位信号的下降沿，当复位信号下降沿出现时，不论时钟信号在什么状态，都执行复位。2. 同步复位同步复位，即如果复位信号有
