Verilog实现序列信号发生器
长度为n=6的序列信号110111循环移位寄存器会消耗较多的寄存器资源。需要n个寄存器，也就是6个。由于输入输出之间没有组合电路，不需要组合逻辑反馈运算，因此电路工作频率高，但问题在于移位寄存器的长度取决于序列长度，占用电路面积大。module seq_gen(input clk,input rst_n,output
