基于modelsim的十个Verilog入门试验程序（2）（JK触发器+环形计数器）—程序+测试代码+波形+结果分析
内容实验一：7人表决器的设计 实验二：算数逻辑单元的设计 实验三：JK触发器的设计 实验四：环形计数器的设计 实验五：顺序排列的设计 实验六：二进制除法器的设计 实验七：数字显示频率计的设计 实验八：序列检测器的设计 实验九：数字秒表的设计 实验十：自助售票机的设计实验三：JK触发器的设计编写Verilog代码使之能正确描述下表所示的1bit JK触发器功能，其中Q+表示在时钟上升沿到来后的Q值。要求该触发器还具有异步复位的功能//程序：module jk_ff(q,clk,j,
