异步二进制递减计数器(结构描述方法)
//D触发器的声明module D_FF(input CLK,D,CR, output reg Q );always @(negedge CLK or negedge CR)if(!CR) Q <= 1'b0;else Q <= D;endmodule//调用D触发器的模块module cy4(input CP,RST, ...
