30--移位寄存器 module shifter(din,clk,clr,dout); input din,clk,clr; output[7:0] dout; reg[7:0] dout; always @(posedge clk) begin if (clr) dout<= 8'b0; //同步清0，高电平有效 ... Other 2023-05-15 44 点赞 0 评论 66 浏览
