概述
module shifter(din,clk,clr,dout);
input din,clk,clr;
output[7:0] dout;
reg[7:0] dout;
always @(posedge clk)
begin
if (clr) dout<= 8'b0; //同步清0，高电平有效
else
begin
dout <= dout << 1; //输出信号左移一位
dout[0] <= din; //输入信号补充到输出信号的最低位
end
end
endmodule
最后
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