Verilog 里面，always，assign和always@(*)区别
1.always@后面内容是敏感变量，always@(*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，也就是所有变量都是敏感列表，不用自己考虑。2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行，比如testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成always #25 CLK_50Mhz = ～CLK_50Mhz;一般always@(*)是指里面的语句是组合逻辑的。*代替了敏感变量...
