Vivado下试出来的几条 Verilog 综合的规则
下面的经验在vivado的RTL级综合验证：总体原则：操作要与输出信号相关，不相关的全部视为无用信号，综合成电路是被综合掉。1，always过程中 中间变量自己给自己赋值的操作，在综合出来的电路中会被忽略掉， 因为对电路的输出没有意义。2，输入信号赋值给中间变量， 但是没有跟输出相关，被综合掉。3，中间变量赋给常量值，在综合时会根据位值 直接连接对应位D触发器的se
