Verilog基础知识（简单的时序逻辑）寄存器锁存器移位寄存器计数器
寄存器同步时序电路设计风格下建议所有的输出都是reg型，也就是最后的输出要有一个寄存器（边沿触发）。 常用的寄存器有不带置位和重置的简单DFF，异步置位同步释放的DFF，异步置位重置同步释放的DFF。module FlipFlops( input D, clk, rst, pst, output reg Qsimple, Qasyncrst, Qasyncpst ...
