带有异步清0、异步置1的D触发器模块描述及其Testbench测试
1、Verilog描述具有有异步清0、异步置1的D触发器 //带有异步清0、异步置1的D触发器模块描述module D_trigger(clk,set,rst,D,Q); input clk; input set; input rst; input D; output Q; reg Q; //寄存器定义 always @ (posedge clk or neged
