quartus ii 门级延迟仿真
2018.10.05书目：Verilog HDL数字设计与综合第二版 夏宇闻门延迟1、上升下降与关断延迟2、上升延迟：门的输入发生变化，从0，x，z变化到1所需要的时间3、下降延时：门的输出从1，x，z变化为0所需时间4、关断延迟为输出0,1，x变为z所需时间5、如果值变化到x，则所需时间为以上延迟中最小的那个6、and #（delay_time）a1(out,i1,i2) ...
