静态时序分析（STA）——跨时钟域时序、多时钟1、跨时钟域时序2、多时钟参考说明
1、跨时钟域时序1、慢时钟域到快时钟域如下图的示例，需要注意的是，作用在D触发器时钟引脚的两个时钟，都是由CLKP时钟继承而来的，即时钟同源。这种情况可以进行约束。但是如果两个时钟域完全没有任何关系，即时钟不同源，那么就应该设置伪路径，不让STA进行分析。#时钟定义：create_clock -name CLKM \-period 20 -waveform {0 10} [get_ports CLKM]create_clock -name CLKP \-pe...
