基于Verilog HDL与虚拟实验平台的计算机组成与CPU实验第六章：移位寄存器实验代码
1多选(3分)选出右移移位寄存器得分/总分A.module Shifter( input Dsi,input CLK,output reg [3:0] Q);always@(posedeg clk)begin Q[3]<= Dsi; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1];end endmoduleB.module Shifter( input Dsi,input CLK,output reg
