练习六：在Verilog中使用函数
一、实验目的了解函数的定义和在模块设计中的使用； 了解函数的可综合性问题； 了解许多综合器不能综合复杂的算术运算。二、实验原理与一般的程序设计语言一样，VeirlogHDL也可使用函数以适应对不同变量采取同一运算的操作。Veirlog HDL函数在综合时被理解成具有独立运算功能的电路，每调用一次函数相当于改变这部分电路的输人以得到相应的计算结果。 下例是函数调用的一个简单示范。它采用同步时钟触发运算的执行，每个clk时钟周期都会执行一次运算，并且在测试模块中，通过调用系...
