怕孤单小猫咪
电工学复习【9】-- 触发器和时序逻辑电路
Sd非和Rd非都是输入端，Q和Q非都是输出端被遮住的部分：可能是0Rd非是直接置零端，如果输入的Rd = 0，则Rd非为1，此时输出结果会被强制置零Sd非是直接置一端，如果输入的Sd = 0，则Sd非为1，此时输出结果会被强制置一高电平就可以看作输入是 1低电平就可以看作输入是0jk触发器只在时钟脉冲的下降沿触发主从型jk触发器的状态表必须得背下来图中的红线部分就是原态画上面输出Q波形图的画法：1.将时钟脉冲的所有下降沿用虚线延长到输出Q所在的波形图处...
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