Verilog中的奇偶校验
参考文章：Verilog中的奇偶校验在用Verilog写UART通信的逻辑代码时，遇到了"对数据做奇偶校验"的需求，网上一搜就得到了解决办法。感谢万能的网友之余，我还是想把Verilog中奇偶校验的原理用更加易于理解的方式描述一遍，故发此文。奇偶校验的定义如下图所示：对数据做奇偶校验的Verilog模块代码如下：module parity_check( input clk, input rst_n, input [
