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Verilog之计数器设计实现计数器

Verilog之计数器设计实现计数器

数字逻辑设计课程的一个小实验，通过调用自己设计74LS161模块设计时钟（显示时分）。——语言为Verilog。（软件为ISE）这里，笔者作为记录学习的过程，写下了如何设计24进制与60进制的心得体会。
verilog 2023-08-08

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2023年08月（1）

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