傲娇唇膏

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3年1月18天

(一)亚稳态

在数字电路中组合逻辑电路可能会产生竞争与冒险,时序电路有产生亚稳态的风险。在时序电路中,对于边沿触发的触发器来说,其有两个状态即高和低。如果在数据传输中不满足触发器的set up time和 hold up time(ps:触发器的建立时间和保持时间在时钟上升沿左右定义了一个时间窗,如果触发器数据输入端口上的数据在这个时间窗内发生了变化,那么就会产生时序违规。当建立时间和保持时间要求被违反了,此时触发器内部逻辑状态也许是高电平状态也许是低电平状态,状态不确定,从而导致数字部件逻辑混乱)。复位..