21，verilog之宏define介绍
宏define提供用一个相对简单的文字来表示一大段真正有意义的文字作用。换句话说，就是综合软件见到定义的宏，就用这个宏代表的文字替代这个宏的位置，这就是一个文字替代的工作。之后，综合软件再按照替代之后的代码来综合出电路。简单而言，宏定义就是起到一个速记员的作用。它不会使代码优化，但会使得代码的规模变小。宏定义的格式是：其中：“'define”是宏定义的标志，告诉综合软件这是一个宏定义。请注意有开头符号“'”。“macro_name”是代码设计人员给这个宏定义起的名字，只要符合verilog的起名
