Verilog之Module模块 Connecting Signals to Module Ports
到目前为止，一个模块，它是一个通过输入和输出端口与其外部交互的电路。更大、更复杂的电路是通过将更大的模块从更小的模块和连接在一起的其他部分（例如分配语句和 always 块）组成的来构建的。这形成了一个层次结构，因为模块可以包含其他模块的实例。instancemod_ain1,in2, andouta,b, andoutmod_a下图显示了一个带有子模块的非常简单的电路。...
