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2年10月17天
verilog中的位拼接移位实现串行数据转并行数据

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假如reg是一个串行不断输入的1bit数据，当其传输8位后停止传输，假设其8次输入的数据为1111 1111，而rx_data本来的数据为8位的0000 0000always@（posedge sys_clk or negedge sys_rst_n） if(sys_rst_n == 1'b0) rx_data <= 8'b0; else if (条件) rx_data <= { reg, rx_data[7:1] };首先，满足条件下，reg的第一个数据为1，则
知识总结 2023-05-23
matlab2020a函数或变量 ‘svmtrain‘ 无法识别。

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svmtrain函数在高版本的matlab中已经被删除了，改成了fitcsvm和predict比如说，svmtrain的源代码如下：classifier = svmtrain(train_data, train_labels, 'kernel_function', 'linear', 'boxconstraint',1);test_labels = svmclassify(classifier, test_data);改为：classifier = fitcsvm(train_data,tra.
matlab 2023-05-14
DSP学习之ADC补充说明一、排序器的覆盖功能二、ADC的时钟控制

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一、排序器的覆盖功能排序器工作在连续的自动排序模式下：AdcRegs.ADCTRL1.bit.CONT_RUN=1;排序器工作在启动/停止模式下：AdcRegs.ADCTRL1.bit.CONT_RUN=0;在连续运行模式下，ADC模块将转换结果存放到结果寄存器ADCRESULTn中，在一个转换序列完成后，排序器自动返回0，即排序器SEQ1和级联排序器指针返回CONV00,SEQ2指针返...
学习 2023-05-14

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