带有同步清0、同步置1的D触发器模块描述及其Testbench测试
1、Verilog描述具有有异步清0、异步置1的D触发器//同步复位、置位D触发器模块描述module D_synctrigger(clk,rst,set,D,Q); input clk,rst,set,D; output Q; reg Q;//寄存器定义 always @(posedge clk) begin if(rst) //同步清0，高有效 begin
