基于 FPGA Vivado 的数字钟设计（附源工程）
今天给大侠带来基于 FPGA Vivado 的数字钟设计，开发板实现使用的是Digilent basys 3，如有想要入手basys3开发板的，可以联系牛总：18511371833。话不多说，上货。“FPGA产品设计与研发 ” 零基础入门及就业本篇掌握基于diagram的Vivado工程设计流程，学会使用IP集成器，添加 IP 目录并调用其中的IP。本篇实现了一个简单的数字钟，能实现计时的功能。由于数码管只有4位，因此本数字钟只能计分和秒。本系统的逻辑部分主要由74系列的IP构成...
