一周掌握FPGA Verilog HDL语法 day 6
今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第六天。上一篇提到了编译预处理（宏定义 `define、“文件包含”处理`include、时间尺度 `timescale、条件编译命令`ifdef、`else、`endif），经过五天的Verilog HDL基础语法的学习，基本语法差不多都在这里了，最后两天推出思考题（附参考答案），大侠可以自行思考，检测一下自己这一周的...
