2021-08-21Verilog三段式状态机的写法，标准示例和仿真。
Verilog三段式状态机的写法，标准示例和仿真。第一段：同步状态转移。第一个always块格式化描述次态寄存器迁移到现态寄存器。第二段：当前状态判断接下来的状态。组合逻辑always模块，描述状态转移条件判断用current_state第三段：次态描述输出。同步时序always模块，描述次态寄存器输出注意：三段式并不是一定要写为3个always块，如果状态机更复杂，就不止3段了。三段always模块中，第一个和第三个always模块是同步时序always模块，用非阻塞赋值(“ <
