根据java代码画状态图,来自8位处理器的verilog代码的状态转换图
我正在尝试从下面的verilog代码制作状态转换图，但有一些困难 .//Execution Unit Control Logic模块eucl(时钟，op1，op2，op3，数据，操作码，数据输出，p_c，output_pc，en_ram，wram，str，load_ram);输入[7：0] p_c; // PC的输入值输入[2：0] op1，op2，op3; //操作数输入[3：0]操作码;out...
