使用Verilog语言描述触发器和锁存器；触发器和锁存器的区别。使用Verilog语言描述触发器和锁存器；触发器和锁存器的区别。
使用Verilog语言描述触发器和锁存器；触发器和锁存器的区别。什么是触发器和锁存器？触发器：一种具有触发功能的存储单元。锁存器：一种由电平控制的存储单元。无论是触发器还是锁存器都具有存储功能，关键是在时钟的变化下和输入信号的作用下，输出信号会有什么表现？锁存器的Verilog描述。锁存器在有效电平时间内输出信号可以随着输入信号变化而变化，在其他时间内维持不变。在时序电路中要避免锁存器的出现，因为锁存器的出现无法过滤输入信号的变化，这种变化会对之后电路产生难以估计的后果。不过，如果需要锁存器
