同步时序设计原则同步设计是 PLD ASIC 设计的最重要原则。首先阐释为什么在 PLD 设计中要采用同步时序设计，然后重点论述同步时序设计的要点。本文内容为阅读一些书籍的摘录内容，仅供参考。一、异步时序设计与同步时序设计简单比较 异步电路和同步电路的异同。1.异步电路（1）电路的核心逻辑用组合电路实现，比如异步的FIFO/RAM读写信号、地址译码等电路.（2）电路的主要信号、输出信号等并不依赖于任何一个时钟性信号，不是由时钟信号驱动触发器（FF）产生的.（3）异步时序电路的最大缺点是容易产
fpga
2023-05-30
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