【verilog】设计一个测试文件，产生一个周期为2微秒，占空比为3:1的时钟信号
〇、前情提要帮可爱的涛涛看题，顺便复习一下verilog。参考：Verilog测试：TestBench结构https://blog.csdn.net/qq_26652069/article/details/96422293占空比的故事http://www.360doc.com/content/18/0928/00/11935121_790268293.shtmlVerilog仿真时钟产生方法学习https://blog.csdn.net/flomingo1/article/details
