xilinx管脚差分端接_Xilinx FPGA管脚XDC约束之：物理约束
说明：本文我们简单介绍下Xilinx FPGA管脚物理约束，包括位置(管脚)约束和电气约束1. 普通I/O约束管脚位置约束： set_property PAKAGE_PIN “管脚编号” [get_ports “端口名称”]管脚电平约束： set_property IOSTANDARD “电压” [get_ports “端口名称”]举例：set_property IOSTANDARD LVCMOS...
