创建DC时序约束文件
时序约束###1. clock# 在设计之初 并不知道设计所能跑的时钟周期能有多小; 根据DC ICC 都是多次迭代 获得最优解的原则 ; 一开始先给自己的估计值;# 对于180nm 的库来说, 由于IO pad 的限制 , 最多能跑100Mhz左右 当然单独综合core 的频率会更大一些;#一开始 我们设置5ns 一开始紧一些 可以更快的获得 设计的时钟顶;# set clock constrianscreate_clock -period 5 [get_ports clk]set_dont
