verilog:含异步清零和同步使能的加/减法计数器
在时钟信号的作用下，通过加减控制信号、使能端、并行载入控制信号和复位信号来控制完成加/减法计数和并行载入数据的功能。实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关K1表示使能端信号，用一位拨动开关K2表示加减控制信号，用一位拨动开关K3表示并行载入数据控制信号，用拨动开关K4~K7表示4位并行载入数据，用复位开关S1表示复位信号，用LED模块的LED1～LED4来表示4位计数器的二进制计数值，用LED12表示加/减法计数时的进位/借位信号。请参考该图，设计具有异步复位和加/减法功能
