EDA技术实用教程 | 复习七 | 异步清零和同步清零的时序设计
一、异步清零以D触发器为例，标准模块如图5-3所示，时序图如图5-4所示。有数据端D、时钟端CLK、输出端Q、异步复位端RST和时钟使能端EN。module DFF2（CLK, D, Q，RST, EN）; input CLK, D, RST, EN； output Q; reg Q; always @(posedge CLK or negedge RST) begin if(!RST) Q <= 0; else if(EN) Q &l
