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D触发器实现JK触发器

D触发器实现JK触发器

实现电路代码module top_module ( input clk, input j, input k, output reg Q); always @(posedge clk)begin Q <= (j&(~Q))|(~k&Q); endendmodule综合电路
Verilog刷题 2023-05-14

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