基于VHDL语言的多人表决器的设计
基于VHDL语言的多人表决器设计实验原理 用七个开关作为表决器的7个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为逻辑“0”时，表示表决者“不赞同”。输出逻辑“1”时，表示表决“通过”；输出逻辑“0”时，表示表决“不通过”。当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。 七人表决器设计方案很多，比如用多个全加器采用组合电路实现。用VHDL语言设计七人表决器时，也有多种选择。我们可以用结构描述的方式用多个全
