VHDL四选一数据选择器和基本触发器的设计
主要内容:本设计主要是利用超高速硬件描述语言VHDL对四选一数据选择器和基本触发器电路进行编程实现。四选一数据选择器应该具备的功能:在选择信号的作用下,从输入通道中选择某一个通道的数据作为输出。基本触发器应该具备的功能:具有两个能自行保持的稳定状态,用来表示逻辑“1”和“0”。在不同的输入信号作用下其输出可以置成1态和0态,且当输入信号消失后,触发器获得的新状态能保持下来。摘 要 系统基于数据选择器及D触发器,JK触发器,T触发器的原理,使用EDA技术在FPGA中设计了四选一数据选择器和基本触