Matlab/Simulink模型自动生成Verilog代码出现的异常现象
想偷懒用Simulink仿真成功的模型直接生成Verilog代码，但在这世界上偷懒似乎是没有好结果的。生成的Verilog代码繁多不说，结果也是匪夷所思。后来，我干脆简化到极致：把1*8用Simulink的乘法模块product来实现再生成Verilog代码，simulink模型如下：结果应该是8。但自动生成的Verilog代码却是：module mult1009 (Out1); output [31:0] Out1; // single wire [.
