使用verilog设计uart串口
测试环境操作系统：Windows10综合仿真：Vivado 2018.3芯片验证：Zynq7010串口时序作为调试交互接口，串口优势非常明显，虽然网上有很多成熟的IP，但作为学习，用Verilog重新写个电路还是很有必要。我们日常常用的串口配置一般为： 起始位：1bit 数据位：8bit 停止位：1bit 校验位：无 所以今天实现的电路就以这个配置来，固定1起始位8数据位1停止位...
