FPGA时序约束分享02_时钟约束（实用分享）
时钟约束分三种情况：输入时钟、PLL等衍生时钟以及自己分频的时钟。而其中输入时钟又可再分三种，第一种是输入管脚是CLK的，第二种是差分时钟，最后一种是GT或恢复的一个时钟。下面分别展开描述。
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本文主要是关于vue利用全局导航守卫作登录后跳转到未登录前指定页面的实例代码和相关实例
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