vivado使用笔记（1）--防止信号被综合优化dont touch
发现综合后一个模块一直被优化掉，学习了ug901文档，有相关的描述：DONT_TOUCH Verilog Examples信号上防止被优化Verilog Wire Example(* dont_touch = “yes” *) wire sig1;assign sig1 = in1 & in2;assign out1 = sig1 & in2;模块上防止被优化Ve...
