一个比较简单的D触发器4分频verilog程序
转自 http://blog.sina.com.cn/s/blog_605fa0af0100djnz.html将两个D触发器级联起来，前一个D触发器的输出做为下一个触发器的时钟输入，就构成了一个由两个D触发器形成的4分频程序，代码如下所示：module D_ff_4div(clkin,reset_n,clkout); input clkin,reset_n; o
